2026-08-22
UC Davis 与 TAMU 把链路延迟写进互连 FoM，用通硅光孔做 3D 光电 chiplet 互连；对标 UCIe-3D，理论带宽密度可超 10 TB/s/mm²，已测收发器 496 fJ/bit，并外推 100 fJ/bit 路径。
训练大模型的算力需求从 petaFLOPs 涨到今天的 yottaFLOPs 量级，数据搬运才是能耗大头。有研究里互连能占到整机功耗的 62.7%。铜线在极短距还能撑，一旦走远，衰减、串扰、抖动逼着上均衡和时钟数据恢复（CDR），功耗跟着涨。HBM、UCIe、共封装光学（CPO）都在把光往封装里搬，但 ASIC 到光引擎仍可能有几十毫米电通道。这篇要做的是：把高速数据面改到光，垂直穿过 3D 堆叠，电只留供电和超短低延迟。
平台叫 3D-EPIC：chiplet 堆在有源光学中介层上。垂直光通道用通硅光孔（Through Silicon Optical Via, TSOV），电 TSV 和 2.5D 布线继续供电、做短距缓存一致性。高速节点直接接到全局光互连，对上 HBM、PCIe，也对上封装外光纤。光电可以分节点流片：光子用较老的单片光电工艺，电用先进 CMOS。
比较指标上，他们把链路延迟写进 FoM：带宽效率除以能耗效率，再乘链路长度与延迟之比。更早的 DARPA PIPES 指标不含延迟。宣传 CPO 时如果只报带宽和 pJ/bit，长距光链路的现场账会对不上。这篇把延迟显式算进去。
电光能耗对比用 8 Gbps、接收端 60 fJ/bit 的简化模型。光学按波导 1 dB/cm、耦合器每端 3 dB、激光墙插效率 30% 反推。电光打平的划分长度（partition length）在这个模型里是 15.1 mm；若再按通道损耗加上 DFE，交叉点缩到 2.5 mm。文献里 CDR 一项就能到 1900 fJ/bit，光转发时钟是想砍掉这块。
带宽密度对标 UCIe-3D。电侧按凸点间距算理论密度，再扣电源/地和修复开销。光侧假设把一部分凸点改成 TSOV（转换比 RTSOV），每孔再叠 WDM 波长。55 μm 间距对应 HBM 类场景。
1 mm×1 mm、55 μm 凸点、hex 阵列、开销 0.39：电侧可实现密度 925.98 GB/s/mm²。同样面积 32 波长光互连是 768 GB/s/mm²，波长加到 39 才到 936，刚超过电。WDM 和更密间距下，4 波长就可以赢，因为光通道速率不受电完整性卡死。把转换比和 WDM 推上去，给出的上限是超过 10 TB/s/mm²。2% 的凸点改成 TSOV，在 55 μm 下就能追平电 3D。面积互连随边长平方涨，岸线互连只随边长涨，芯片变大时 3D 光孔更占便宜。
| 方案 | 设置 | 带宽密度 |
| UCIe-3D 可实现 | 55 μm，hex，开销 0.39 | 925.98 GB/s/mm² |
| 3D 光，32 波长 | 同上几何 | 768 GB/s/mm² |
| 3D 光，39 波长 | 同上几何 | 936 GB/s/mm² |
器件侧：TSOV 的 FDTD 仿真全结构无偏移损耗 0.7 dB，纳米偏移可到 0.42 dB，C 波段低于 1 dB。已做出 20 μm 高、宽 370 nm、深宽比 54:1 的孔，目标 100 μm / 270:1。AuSn20 共晶键合在 2500 pad 菊花链上连通，良率低，最佳样品抗剪 22 kgf，芯片碎了键合还在。
已流片的 12 nm EIC + AIM Photonics PIC、用 DBI 三维集成的收发器：25 Gb/s 时接收 OMA 灵敏度 -17.01 dBm（当时最低之一），18 Gb/s 整颗 SerDes 496 fJ/bit，接收端单独测 25 Gb/s 为 191 fJ/bit。32 光/电通道，其中一对用来光转发时钟。若把光电探测器和跨阻放大器做到 GF45SPCLO 单片、输入电容从 28 fF 降到 3.2 fF，仿真灵敏度可到 -24.2 dBm；再叠加更先进 CMOS 节点，给出 ≤100 fJ/bit 的路径。这是外推，不是已测到的数。
对做 GPU 集群和 CPO 的人，这篇把「光一定更省」改成一张带延迟的账，并指出封装内几十毫米电通道才是 CPO 的隐藏项。TSOV 若做成，高速 I/O 从岸线限制变成面积缩放，和 HBM 凸点阵列同一套几何。496 fJ/bit 的异构收发器是已落地的点；10 TB/s/mm² 和 100 fJ/bit 是路线图。
TSOV 还停在仿真加单孔刻蚀，没有 3D chiplet 全链路光通信实测。≤100 fJ/bit 和 >10 TB/s/mm² 都依赖 WDM 路数、工艺收缩和转换比，频谱规划被作者自己划出范围。共晶键合良率低，成分偏移靠改蒸发配方才补回来。划分长度模型不含完整 DSP，8 Gbps 也远低于当下单通道 100G。FoM 图里部分商业互连指标来自文献估计。把延迟写进 FoM 方向对，但不同标准的延迟定义并不统一，图 1 的排序对参数敏感。