2026-08-22
Nature Electronics综述按封装距离标出共封装光学能耗台阶：2D约10–20 pJ/bit，单片低于100 fJ/bit；算力每两年约3倍，互连带宽只涨1.4倍，热与良率仍卡量产。
HBM已经把封装内的内存墙往后推了一截。新的墙出现在封装之外：加速器数量和HBM堆叠继续涨，片间、板间、机柜间搬数据的铜线跟不上算力。
这是一篇Nature Electronics综述，不是新器件实验。弗吉尼亚大学、MIT、伊利诺伊大学香槟分校、南洋理工、延世大学和SK hynix的团队，把光学计算互连（optical compute interconnect，OCI）和共封装光学（co-packaged optics，CPO）放进同一张地图，问电互连还扛得了多久。
公开的图1a把四条曲线叠在一起。硬件算力大约每两年3.0倍，DRAM带宽1.6倍，互连带宽只有1.4倍；AI模型的训练算量大约每两年8.8倍。铜线上的电阻损耗、电容负载和频率相关畸变，在更长距离、更高速率下把带宽、延迟和能耗一起卡住。
综述把系统性能拆成三个域：电子子系统、电光/光电转换界面、光传输网络。带宽、能耗、延迟都从这三块里长出来。
光链路的骨架很固定。计算芯片上的宽并行总线先经SerDes收成高速串行电信号，再经电光转换骑到光载波上，波长复用后走光纤或波导，对端再光电转换、解串。调制格式常见两条：NRZ一比特一个电平；PAM-4用四个幅度装两比特，频谱效率翻倍，噪声裕量变窄。
调制器侧，马赫–曾德尔干涉仪靠两臂光程差把电信号写成光强，连续波激光一般外供。短距还有VCSEL从表面出光，接收端是光电二极管加跨阻放大器。片上路由用对波长敏感的微环谐振器做滤波和复用。光纤对接两条路：光栅耦合器垂直进出，边缘耦合器沿平面对准，插入损耗更低。
真正决定能耗台阶的是封装距离。图3把光引擎一步步挪近计算芯片：可插拔模块里，SoC和光子引擎隔着PCB上的长铜走线；板上光学把收发器贴到SoC旁边，PCB里埋波导；2.5D CPO让两者坐同一块中介层；3D则把收发器垂直叠上去。
图3给了各集成层级的代表性能。这些数字是综述从已发表器件和图上SEM标注汇总的量级，不是这篇自己测的新芯片。
| 集成方式 | 能耗 | 带宽 |
| 2D引线键合 | 约10–20 pJ/bit | 每封装约数百Gbps |
| 2.5D微凸点中介层 | 约2–5 pJ/bit | 1–2 Tbps/cm² |
| 3D TSV | 约0.5–2 pJ/bit | >5 Tbps/cm² |
| 3D混合键合 | 约0.1–0.5 pJ/bit | 10–50 Tbps/cm² |
| 单片电光共制 | <100 fJ/bit | >50–100 Tbps/cm² |
从2D到单片，每比特能耗跨了大约两个数量级。雷达图把成熟度、成本、带宽、能效、热管理、可制造性、面积摊开：2D最熟、最好做，带宽和能效最差；单片带宽和能效最好，可制造性和热管理最差。3D混合键合卡在中间，热和成本已经开始咬人。
图1b用「带宽密度除以能耗」当品质因数，按距离分成封装内、板上、板外。电互连的投影趋势被标成1 Tbps mm⁻¹、1 pJ/bit这条基准线，距离一拉长就往下掉。光互连的投影更平，这是CPO想吃进的区间。HBM和UCIe Advanced还在封装内的电学高地，NVLink C2C已到板上，PCIe Gen5和可插拔以太网SR4掉到板外。
更远的图景是光子中介层：计算池和内存池用同一块嵌了波导的中介层连起来，靠光学TSV垂直走光，甚至用微LED阵列、透镜阵列和光电探测器阵列做大规模并行互连，绕开SerDes。
对做训练集群和推理集群的人，这篇把「光模块越做越近」写成一条可核对的能耗台阶，而不是口号。HBM解决的是封装内内存墙；CPO想解决的是封装外的搬数墙。内存厂商进这篇综述的通讯作者席，方向很明确：光互连迟早要接到内存接口上，让多颗加速器共享一个大内存池。
能立刻采购的东西有限。2D和2.5D已经在交换机ASIC和早期光引擎上试水量产；3D混合键合和单片集成还停在实验室到中试。这是一篇路线图综述，渐进、系统，没有新的对照实验。
全文约15页，Nature付费墙拦住了正文。本篇解读依据公开摘要和四张图及其图注，热管理、可制造性、标准化被点名为量产门槛，但定量论据和标准化进展表都在未取到的正文里。
图3的数字是「代表性能」，SEM来自被引用的已发表器件，不是同一工艺节点上的受控对比。跨两个数量级的能耗差，有多少来自封装距离、多少来自调制器类型和激光器效率，图上分不开。
通讯作者之一是SK hynix员工，利益声明写了。综述把光子中介层接到内存池上，和这家公司的HBM叙事是对齐的，读的时候把技术路线图和产品路线分开看更稳妥。雷达图是定性比较，没有给出打分规则。