从 8x8 到 64x4096 PE 脉动阵列架构图,作者晒矩阵乘硬件扩展全序列
satnam6502 · x · 2026-11-07
作者 satnam6502 在一条推文串中逐步展示了脉动阵列(systolic array)架构图的规模扩展:从 8x8、16x16、32x32 一路放大到 64x64,即 4096 个处理单元(PE)的矩阵乘阵列。
- 每张图详细标注了 PE 网格的互联拓扑、输入矩阵 A/B 的分块与流水线延迟(delay cycles)、以及数据在阵列中的传播路径。
- 这类图示直观呈现了并行矩阵乘在硬件中的数据流设计,是理解 GPU/NPU 内部 GEMM 加速原理的经典模型。
- 配图由 8x8 的小规模示意逐级扩大,最终 64x64 版本密密麻麻铺满整屏,视觉上颇具冲击力。
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