ETH 苏黎世开源全套 VLSI 课程：12 讲课件配 OpenROAD 全流程实践

Obijuan_cube · x · 2026-11-06

ETH 苏黎世集成系统实验室（Luca Benini 与 Frank K. Gürkaynak 团队）公开了其 VLSI 设计课程与练习，全部课件以 Creative Commons BY 许可开放。

要点：

课程内容：12 讲覆盖 SystemVerilog、逻辑综合、IC 制造、版图规划、时序、寄生效应、后端设计、功耗管理、DRC/LVS、ATPG 测试等，每讲均提供 PDF 课件（2026 版）。
全开源 EDA 流程：练习基于 Verilator、GTKWave、Yosys、OpenROAD、KLayout 等开源工具，配合 IHP 的开源 PDK，仅个别环节使用西门子 Calibre、Synopsys 等商业工具。
Croc SoC：练习围绕 PULP 平台简化版开源 SoC「Croc」展开，包含 JTAG 调试、Ibex 核、OBI Crossbar、iDMA、SRAM 等，学生可在其上扩展自己的设计。
附加资源：SystemVerilog 命名规范、学生项目建议、FAQ 等。

对想免费学习从 RTL 到 GDS 完整芯片设计流程的工程师是一份难得的系统化资料。

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